TSMC는 왜 따라잡히지 않나: 공장이 아니라 고객이 못 떠나는 구조

「반도체 파운드리 기초」 연재 · 2번째 글
지금까지의 연재:
1. 파운드리란 무엇인가: 엔비디아가 반도체 공장을 짓지 않는 이유

3줄 요약
– 장비보다 무서운 것은 누적 학습입니다.
– 93,000개 IP가 고객 이탈을 묶습니다.
– 병목은 이제 공정보다 패키징에 가깝습니다.

앞선 1편에서 파운드리·팹리스·IDM의 기본 구분과 TSMC의 점유율 자체는 이미 다뤘습니다. 이 글에서는 그 수치가 왜 나왔는지를, 다시 말해 TSMC의 높은 점유율을 만든 보이지 않는 구조를 설명해 보겠습니다.

핵심은 의외로 단순합니다. 반도체에서 마지막 승부는 “누가 더 좋은 장비를 샀는가”보다 “누가 더 많은 실전 데이터를 더 빨리 학습했는가”에서 갈리는 경우가 많습니다. 그래서 이 글은 기술 자랑보다 러닝 커브, 암묵지, 설계 생태계, 패키징, 전환비용이라는 다섯 개의 연결 고리를 따라갑니다.

지금 TSMC를 볼 때 먼저 봐야 할 현재 그림

반도체 이야기는 어렵게 느껴지지만, 현재 상태를 몇 개의 숫자로 먼저 잡아두면 훨씬 쉬워집니다. 운동 경기로 치면 룰 설명 전에 스코어보드를 보는 것과 비슷합니다.

TSMC는 2025년에 NT$3,809,054 million, 달러 기준으로는 약 US$121.4 billion~122.4 billion의 연간 매출을 기록했습니다.^[12][13] 2026년 1분기에는 매출 NT$1,134.10 billion, 총이익률 66.2%, 영업이익률 58.1%를 기록했고, 2026년 2분기에는 매출 NT$1,270.381 billion, 총이익률 67.72%, 영업이익률 60.34%까지 올라왔습니다.^[19][22]

매출의 내용도 달라졌습니다. 2026년 1분기 플랫폼 비중에서 HPC(고성능컴퓨팅, AI 가속기·서버 CPU 같은 고성능 칩 묶음)가 61%를 차지했고, 같은 분기 7나노 이하 선단 공정 비중은 웨이퍼 매출의 74%였습니다.^[25][19] 쉽게 말해, 회사의 무게중심이 스마트폰용 대량 생산에서 AI와 고성능 컴퓨팅용 초선단 생산으로 더 깊게 이동한 것입니다.

이 숫자가 중요한 이유는, 학습 밀도가 가장 빨리 쌓이는 구간도 바로 이 초선단·고난도 제품군이기 때문입니다. 쉬운 문제를 많이 푼 학생보다 어려운 문제를 반복해서 푼 학생이 시험장에서 강한 것과 비슷합니다.

한 줄 정리: 지금의 TSMC는 단순히 큰 회사가 아니라, AI와 선단 공정으로 학습이 가장 빠르게 쌓이는 구간에 서 있는 회사입니다.

‘러닝 커브’가 무엇이고 왜 파운드리에서 해자가 되는가

러닝 커브(learning curve)는 많이 만들수록 더 잘 만들게 되는 현상입니다. 빵집이 하루에 10개 구울 때보다 1,000개를 구우며 오븐 온도, 반죽 습도, 굽는 시간의 미세한 차이를 더 잘 알게 되는 것과 같습니다.

반도체에서는 이 효과가 훨씬 더 큽니다. 웨이퍼(회로를 새기는 실리콘 원판) 한 장에는 수백~수천 개의 칩 위치가 들어가고, 최종 성패는 그중 정상 작동하는 칩의 비율인 수율(yield) 로 결정됩니다.^[185][186] 수율이 높아질수록 같은 웨이퍼에서 건질 수 있는 양품 다이(good die, 정상 작동하는 개별 칩)가 많아지고, 그 결과 칩 1개당 원가가 내려갑니다.^[192][195]

중요한 점은, 수율은 장비 매뉴얼만 읽는다고 바로 오르지 않는다는 사실입니다. 공정 조건의 아주 작은 차이, 결함이 자주 생기는 구간, 특정 설계와 특정 공정의 궁합 같은 것들이 반복 생산 데이터 속에서 축적됩니다. 그래서 같은 EUV 장비를 갖고 있어도 결과는 달라질 수 있습니다. 장비는 악기를 사는 일이고, 러닝 커브는 그 악기를 수년간 연주하며 몸에 밴 감각에 가깝습니다.

TSMC의 공식 표현도 흥미롭습니다. 회사는 수율의 정확한 백분율을 거의 공개하지 않고, 2022년 말 N3 양산 개시 때도 “good yields”, 2025년 10월 N2 양산 진입 때도 “good yield”라는 식의 정성 표현만 사용했습니다.^[72][81] 업계에서 떠도는 백분율 숫자는 대부분 외부 추정치이며, 회사 간 직접 비교가 어렵다는 점도 함께 지적됩니다.^[70][191]

즉, 중요한 것은 “TSMC N3가 정확히 몇 %냐”를 외워두는 것이 아닙니다. 더 중요한 것은 왜 어떤 회사는 새 공정에서 더 빨리 안정화되는가를 이해하는 것입니다. 그 답이 바로 누적 웨이퍼 투입량과 학습 속도입니다.

한 줄 정리: 파운드리의 진짜 경쟁력은 장비 보유보다, 그 장비로 반복 생산하며 쌓은 수율 학습 속도에 있습니다.

TSMC의 학습 밀도는 왜 더 빨리 쌓일까

이제 질문을 한 단계 더 좁혀 보겠습니다. 러닝 커브가 중요하다면, 왜 TSMC 쪽으로 학습이 더 빨리 몰릴까요.

첫째, 이미 가장 어려운 주문이 먼저 모이는 구조가 있습니다. 2026년 1분기 TSMC 매출의 61%가 HPC, 그리고 74%가 7나노 이하 선단 공정에서 나왔다는 사실은 단순한 매출 분류가 아닙니다.^[25][19] 이것은 TSMC가 가장 복잡하고, 수율 관리가 까다롭고, 고객 요구 수준이 높은 제품들을 집중적으로 다룬다는 뜻입니다.

둘째, 이 주문은 단순 반복 주문이 아니라 설계와 제조가 함께 얽힌 피드백 루프를 만듭니다. TSMC는 2008년부터 OIP(Open Innovation Platform)를 확장해 왔고, 2025년에는 3나노, 2나노, A16 공정의 EDA와 IP 준비도를 공식적으로 언급했습니다.^[98] 또 업계 설명에 따르면 선단 공정 고객들은 PDK 0.1 단계, 즉 공정 설계 키트가 아주 초기 버전일 때부터 파운드리와 맞물려 설계를 시작합니다.^[97]

쉽게 말하면, 학교 시험이 끝난 뒤 답지를 받아보는 구조가 아니라, 문제를 만드는 단계부터 우등생과 출제자가 같이 움직이는 구조입니다. 그 과정에서 생기는 질문, 수정, 예외 처리, 검증 결과가 모두 학습 데이터가 됩니다.

셋째, 이 학습은 전공정에서 끝나지 않습니다. TSMC는 2026년 설비투자에서 10%~20%를 첨단 패키징·테스트·마스크 제작 등에 배정하겠다고 밝혔습니다.^[108] 그리고 2026년 8월 기준 10개의 첨단 패키징 시설을 운영하며, 지난 3년간 CoWoS 용량을 거의 매년 두 배 가까이 늘려왔다고 전해집니다.^[116]

즉, 칩을 “만드는 법”뿐 아니라 칩을 “묶어서 제대로 작동하게 만드는 법”까지 같은 조직 안에서 빠르게 학습하고 있는 셈입니다. 앞단과 뒷단이 따로 노는 것이 아니라, 한쪽의 문제를 다른 쪽의 개선으로 연결하는 학습 밀도가 높아집니다.

한 줄 정리: TSMC는 단지 주문이 많은 회사가 아니라, 가장 어려운 주문이 가장 먼저 몰려 더 빠르게 학습하는 회사입니다.

숫자로 보이는 해자: 93,000개 IP와 설계 생태계

초보 독자에게 반도체 IP는 낯설 수 있습니다. 어렵게 생각할 필요는 없습니다. IP(Intellectual Property)는 칩 설계에 재사용하는 검증된 부품 블록이라고 보면 됩니다.^[202][203] 자동차를 처음부터 전부 손으로 깎지 않고, 이미 검증된 엔진·브레이크 모듈을 가져다 쓰는 것과 비슷합니다.

TSMC의 해자를 설명할 때 자주 놓치는 부분이 바로 여기입니다. SemiAnalysis 통계를 인용한 자료에 따르면, TSMC의 OIP 안에서 인증된 실리콘 IP 라이브러리는 2010년 약 3,000개에서 2025년 93,000개로 31배 이상 증가했습니다.^[92] 여기에는 SerDes, HBM, PCIe, UCIe, 메모리 인터페이스, 칩렛 인터커넥트 같은 핵심 블록이 포함됩니다.^[92]

이 숫자가 왜 무섭냐면, 단순히 “많다”의 문제가 아니기 때문입니다. 이 IP들은 TSMC 공정용 PDK와 맞물려 사전 검증된 상태로 묶여 있습니다.^[92][106] 즉, 고객사는 조립 설명서만 받는 것이 아니라, 이미 맞물려 돌아가는 레고 박스를 받는 셈입니다.

TSMC는 오래전부터 40개 이상의 라이브러리·IP·디자인 서비스 회사와 동맹을 맺고 Design-Service-Alliance 체계를 구축해 왔습니다.^[96] 여기에 Synopsys, Cadence, Arm, Rambus, Alphawave 같은 주요 EDA·IP 파트너들이 연결됩니다.^[92] 그래서 경쟁사가 공정 스펙을 따라잡더라도, 고객이 당장 느끼는 사용성은 다를 수 있습니다. 운영체제와 앱스토어가 함께 굴러가는 생태계와, 운영체제만 비슷한 제품의 차이에 가깝습니다.

한 줄 정리: TSMC의 해자는 공정 하나가 아니라, 93,000개의 검증된 설계 블록이 엮인 생태계 전체입니다.

암묵지와 고객 전담 엔지니어링은 왜 모방이 어려운가

어떤 공장은 설비를 복제하면 따라잡을 수 있지만, 어떤 공장은 사람들의 손끝 감각과 조직의 습관까지 복제해야 합니다. 반도체 선단 공정은 후자에 가깝습니다.

TSMC 20-F는 자사의 생산 품질과 가동률을 유지하는 핵심으로 제조 공정 기술 관리와 통제, 그리고 오랜 전용 파운드리 경험을 강조합니다.^[197] 이 문장은 평범해 보이지만, 실무에서는 큰 의미를 가집니다. 같은 결함이 발생해도 어떤 팀은 원인을 몇 시간 안에 좁히고, 어떤 팀은 몇 주를 씁니다. 차이는 대개 문서로 다 적히지 않는 암묵지에서 나옵니다.

고객 전담 엔지니어링도 같은 맥락에서 이해할 수 있습니다. 선단 고객은 PDK 0.1 단계부터 설계에 들어가고, 모바일은 0.1 PDK에서 매출화까지 18~24개월, 서버·네트워킹은 36개월 이상 걸릴 수 있다는 설명이 있습니다.^[97] 이 긴 시간 동안 공정팀, EDA팀, IP팀, 고객 설계팀이 계속 왕복하며 수정합니다.

쉽게 말해 일회성 외주가 아니라, 공동 개발에 가까운 관계입니다. 고객사는 생산 슬롯만 사는 것이 아니라 문제를 해결해 주는 조직의 반응 속도를 함께 사는 셈입니다. 그래서 표면적으로는 웨이퍼 가격 비교가 가능해 보여도, 실제 의사결정은 훨씬 더 두꺼운 층에서 이뤄집니다.

한 줄 정리: TSMC의 경쟁력은 공정표가 아니라, 고객과 함께 문제를 풀어온 조직의 암묵지와 반응 속도에 있습니다.

전환비용은 왜 생각보다 훨씬 크고 느릴까

이제 “그렇다면 고객이 다른 파운드리로 옮기면 되지 않나”라는 자연스러운 질문이 나옵니다. 표면적으로는 맞는 말이지만, 실제 전환비용은 매우 큽니다.

선단 공정에서 한 번의 재작업, 즉 리스핀(re-spin)이 발생하면 US$50 million~100 million의 비용이 들고, 제품 출시 시점은 6~12개월 늦어질 수 있습니다.^[105] 일상적으로 비유하면, 집을 이사하는 수준이 아니라 설계도까지 바꿔서 건물을 다시 짓는 비용에 가깝습니다.

문제는 비용만이 아닙니다. 현대 칩 설계는 RTL 합성, 배치배선, 사인오프, 물리 검증까지 강하게 결합된 툴체인으로 움직이는데, 핵심 도구 하나만 바뀌어도 뒤의 검증을 다시 해야 할 수 있습니다.^[105] 그래서 SemiAnalysis는 “The entire flow itself is the lock-in”이라고 표현했습니다.^[105]

게다가 TSMC 인증 IP들은 자사 PDK에 깊게 묶여 있습니다. SerDes나 HBM 같은 민감한 인터페이스 IP를 다른 파운드리로 옮기려면 EDA 툴체인 재구성, IP 재검증, 물리 레이아웃 재확인이 연쇄적으로 필요합니다.^[106] 공급 다변화를 위한 세컨드 소스 승인에도 12~18개월의 병렬 검증 기간이 필요하다는 자료가 있습니다.^[107]

따라서 멀티소싱은 가능하지만, 누구나 쉽게 쓰는 보험은 아닙니다. 실제로는 큰 자본력과 긴 제품 로드맵을 가진 상위 고객만 제한적으로 시도할 수 있는 전략에 가깝습니다.^[249][250]

한 줄 정리: 고객이 TSMC를 떠나지 못하는 이유는 충성심보다, 옮기는 순간 발생하는 시간·비용·검증 리스크가 너무 크기 때문입니다.

병목은 왜 전공정에서 패키징으로 이동했나

반도체를 처음 접하면 보통 “더 미세한 공정이 전부”라고 생각하기 쉽습니다. 하지만 AI 시대에는 칩을 잘 깎는 것만으로 끝나지 않습니다. 잘 깎은 칩과 HBM 메모리를 얼마나 촘촘하게, 얼마나 크게, 얼마나 안정적으로 묶느냐가 성능을 좌우합니다.

TSMC의 CoWoS는 Chip-on-Wafer-on-Substrate의 약자로, 로직 다이와 HBM을 실리콘 인터포저 위에 연결한 뒤 기판에 올리는 2.5D 첨단 패키징입니다.^[217][220] 쉽게 말하면, 예전엔 좋은 부품 하나를 잘 만드는 것이 중요했다면, 이제는 여러 부품을 매우 짧은 거리로 붙여 하나의 시스템처럼 움직이게 만드는 일이 더 중요해졌습니다.

왜 이런 변화가 생겼을까요. 첫째, 큰 단일 칩은 레티클 한계, 즉 노광 장비가 한 번에 그릴 수 있는 물리적 면적 한계인 약 858 mm² 부근에서 경제성이 급격히 나빠집니다.^[120] 둘째, AI 칩은 계산 속도보다 메모리 공급 속도가 따라가지 못하는 메모리 벽에 부딪힙니다.^[123] 셋째, 데이터 전송이 빨라질수록 기존 구리 배선의 전력 소모와 신호 손실이 커지는 구리 벽 문제도 생깁니다.^[122]

이 때문에 첨단 패키징이 새로운 전장이 되었습니다. 실제로 Epoch AI 추정을 인용한 자료에 따르면, 2025년 세계 4대 AI 칩 설계사는 CoWoS 패키징 용량의 90% 이상을 소비했지만, 선단 로직 다이 생산량은 12%만 소비했습니다.^[117] 즉 “칩을 만들 능력”보다 “칩을 완제품으로 묶을 능력”이 더 귀해진 것입니다.

TSMC 경영진도 2026년 7월 실적 콜에서 패키징 용량이 고객 성장의 제한 요인이라고 말했습니다.^[125] 또 CoWoS 신규 주문 리드타임이 52주 이상이라는 데이터도 제시됩니다.^[126] 이 정도면 병목이 어디에 있는지 꽤 분명합니다.

한 줄 정리: AI 시대의 핵심 병목은 더 잘 깎는 능력만이 아니라, 그 칩을 HBM과 함께 묶어 완성하는 패키징 능력으로 옮겨갔습니다.

클러스터와 지리 집중은 왜 속도의 원천이면서 동시에 리스크인가

산업 클러스터는 같은 업종의 공장과 협력사가 모여 있는 집적지입니다. 맛집 골목을 떠올리면 이해가 쉽습니다. 재료상, 주방 인력, 손님, 노하우가 한곳에 몰리면 새 가게도 빨리 자리 잡습니다.

TSMC도 비슷합니다. 2025년 기준 연간 생산능력은 17 million 12-inch equivalent wafers 초과로 제시되며, 핵심 생산 기반은 여전히 대만 안에 강하게 집중되어 있습니다.^[12] 이 집중은 실행 속도, 공급사 연동, 문제 해결 속도 면에서 큰 장점이 됩니다.

하지만 같은 이유로 리스크도 커집니다. 자료에 따르면 세계 sub-10nm 로직 생산의 약 92%가 대만에 집중돼 있습니다.^[165][166] 지정학적 충격이 생기면 전 세계 산업이 흔들릴 수 있다는 뜻입니다. Bloomberg Economics가 인용된 자료는 최악의 경우 첫해 US$10.6 trillion, 세계 GDP의 9.6% 손실 가능성을 제시합니다.^[169]

운영 리스크도 있습니다. TSMC는 2024년 4월과 2025년 1월 대만 지진으로 각각 NT$3 billion, NT$5.3 billion의 손실을 인식했습니다.^[183][184] 에너지 측면에서는 대만이 연간 에너지의 약 97%를 수입에 의존하고, 신규 공급이 끊기면 약 2주 버틸 수 있다는 분석도 있습니다.^[179] 물도 문제입니다. 한 선단 팹이 하루 150,000톤 이상의 물을 쓸 수 있고, 2021년 가뭄 때는 물차 운송과 농업용수 전환이 실제로 벌어졌습니다.^[182][180]

해외 이전이 이 문제를 바로 풀어주지도 않습니다. 애리조나 팹은 대만 대비 건설·설비 비용이 4~5배 높고, 미국산 웨이퍼에는 프리미엄이 붙는다고 회사가 직접 언급했습니다.^[135][139] 숙련 인력, 물, 전력, 허가 체계까지 모두 속도 저하 요인입니다.^[145][147]

즉, 클러스터는 단지 땅이 모여 있다는 뜻이 아닙니다. 실행 속도를 만드는 인프라의 밀도입니다. 그래서 대만 집중은 TSMC의 강점이면서, 동시에 쉽게 제거되지 않는 시스템 리스크이기도 합니다.

한 줄 정리: 대만 클러스터는 TSMC의 속도를 만든 기반이지만, 바로 그 집중이 가장 큰 시스템 리스크이기도 합니다.

이 글에서 꼭 가져가야 할 핵심 용어

여기까지 읽었다면 용어를 다시 한 번 정리해 두는 것이 좋습니다. 용어를 이해하면 다음 심화 글에서 숫자와 사례를 훨씬 덜 놓치게 됩니다.

수율과 양품 다이

수율(yield)은 웨이퍼에서 나온 칩 중 정상 작동하는 칩의 비율입니다.^[185] 양품 다이(good die)는 그 정상 작동 판정을 통과한 개별 칩입니다.^[192]

핵심은 간단합니다. 웨이퍼 값이 같아도 수율이 낮으면 양품이 적게 나오고, 살아남은 칩이 불량 칩의 비용까지 떠안아 양품당 원가가 올라갑니다.^[195]

웨이퍼와 PDK

웨이퍼는 미세 회로를 새기는 얇은 실리콘 원판입니다.^[196][198] PDK(Process Design Kit)는 특정 파운드리 공정에 맞춰 설계와 검증을 가능하게 하는 데이터·모델·제약 묶음으로 이해하면 됩니다.^[209]

초보 입장에서는 “같은 설계도라도, 어느 공장에서 만들지에 따라 지켜야 하는 규칙집이 다르다” 정도로 이해하면 충분합니다.

IP와 EDA

IP는 라이선스로 재사용하는 검증된 설계 블록이고,^[202] EDA는 칩 설계와 검증을 자동화하는 소프트웨어·방법론 도구 세트입니다.^[208] Cadence는 EDA를 반도체 업계의 “운영체제”에 비유합니다.^[212]

즉, 칩 설계는 손그림이 아니라 거대한 소프트웨어 작업이고, IP와 EDA가 잘 맞물릴수록 실패 확률이 줄어듭니다.

첨단 패키징과 CoWoS

첨단 패키징은 여러 칩렛과 부품을 전통 패키징 이전 단계에서 정밀하게 집적·연결하는 기술입니다.^[214] CoWoS는 그중에서도 TSMC의 대표적인 2.5D 패키징 플랫폼입니다.^[216][217]

AI 반도체에서는 계산 코어와 HBM을 가까이 묶어야 하므로, 첨단 패키징은 더 이상 보조 공정이 아니라 핵심 성능 요소입니다.

전환비용과 멀티소싱

전환비용(switching cost)은 고객이 다른 파운드리로 옮길 때 드는 시간·비용·검증 부담 전체입니다.^[244][245] 멀티소싱은 특정 공급처 의존을 줄이기 위해 여러 파운드리를 병행하는 전략이지만, 병렬 설계와 검증 비용이 커서 상위 기업만 제한적으로 시도할 수 있습니다.^[248][249]

겉으로는 “선택지 늘리기”처럼 보이지만, 실제로는 설계 조직을 두 벌로 굴리는 일에 가깝습니다.

한 줄 정리: TSMC를 이해하려면 점유율 숫자보다, 수율·IP·EDA·패키징·전환비용이라는 단어들이 서로 어떻게 연결되는지 이해해야 합니다.

마무리

한 줄로 말하면, TSMC의 해자는 미세 공정 기술 자체보다 그 기술을 반복해서 학습하고 고객을 묶어두는 구조에서 더 강하게 만들어집니다.

앞으로 이 구조가 흔들리는지 보려면 세 가지 신호를 보면 됩니다. 경쟁사의 선단 수율이 안정적으로 올라오는지, 첨단 패키징 병목이 완화되는지, 그리고 고객들이 실제 양산 수준의 멀티소싱을 늘리는지입니다.

다음 글에서는 이 토대 위에서, TSMC의 학습 해자가 삼성 파운드리와 인텔 파운드리의 추격 속도를 어떻게 바꾸는지 조금 더 구체적으로 비교해 보겠습니다.

References

작성자 소개

amadas80

Administrator

웹사이트 방문 모든 글 보기